Bazkideak HLS eta FPGA teknologia zubi

Diseinatzaileek garapen ingurune integratua (IDE) erabil dezakete C ++etik FPGAra bertatik bertara HLS eta Achronix ACE diseinuko tresnak erabiliz. Konbinazioak 5G haririk gabeko eta beste diseinu-aplikazio batzuek ahalegin handia izan dezakete SoCs-en FPGA teknologia errendimendu handia eskatzen dutenak, C-oinarritutako diseinuaren fluxu frogatua erabiliz konfiguratuta.

Ellie Burns, Calypto Systems-eko marketineko zuzendariaren zuzendaria, Mentorrek esan du: "Achronix eFPGA-k esparru programagarrian SoC-ren eskakizun berri eta aldakorrenetara egokitzeko gaitasun handia eskaintzen du. Catapult HLS-rekin batera eta C ++-en egiaztapen-abiadurarekin batera, txip diseinatzaileek algoritmoaren aldaketa erraztu ahal izango dute baxuko potentzia berrian, errendimendu handiko hardwarean, asteetan edo hilabeteetan baino. "

Bazkideen teknologiaren fluxuak aukera ematen die diseinatzaileei algoritmo aldaketak egiteko IP garapenaren azken faseetan eta mikroteknologiaren digitalizazioa optimizatzeko. Erregistroaren transferentzia-mailaren maila (RTL) kodea sortutako software-probak berrerabiltzeko erabil daiteke, eta horrek esan nahi du RTL dedikazio-tailerren eserlekuak% 80 baino gehiago behar izatea.

Speedcore eFPGA IP-k bezeroei programatzeko ehuna pertsonalizatua sortzeko aukera ematen die, logika, memoria eta DSP baliabide bereziekin, aplikazio jakin baten eskakizunak betetzeko. 5G haririk gabeko azpiegitura bezala, datu zentroetan, kontrolatzaile aurreratuen sistemetan (ADAS) eta ibilgailu autonomoetan erabil daiteke.